ה-CMOS יגיע לסוף דרכו ב-2024 לערך
מאת אבי בליזובסקי ראשון, 09 אפריל 2017 00:41

ההקטנה המסורתית של מרחקים בשבבים צפויה להגיע לסיום עד 2024 בערך, לפי סקירה טכנולוגית שחיברו מהנדסים שעובדים על גרסה חדשה של מפת הדרכים לשבבים. החדשות הטובות הן מגוון רחב של סוגים חדשים של התקנים, ערימות שבבים וחידושים במערכות שמבטיחים להמשיך את היתרונות בביצועי החישובים, ההספק והעלות.

"הפחתת העלות של פיסות הסיליקון התאפשרה עד כה על ידי הקטנה בו-זמנית של מרווח הפולי, מרווח המתכת וגובה התא. זה [כנראה] יימשך עד 2024", לפי אחת מתשע סקירות טכניות שפורסמו היום כחלק ממפת הדרכים הבינ"ל להתקנים ומערכות (IRDS).
אחרי התאריך הזה, "אין מקום למיקום מגעים וגם התדרדרות בביצועים בגלל הקטנת ה-CPP. התחזית היא שאורך הערוץ הפיזי יגיע לרוויה בסביבות 12nm בגלל התדרדרות באלקטרוניקה ואילו CPP יגיע לרוויה ב-24nm כדי לשמור מספיק CD (~11nm) למגעים של ההתקן עם טפילות נסבלת", דווח בסקירה הטכנית.
IRDS היא גרסה מורחבת של מפת הדרכים הטכנולוגית הבינ"ל לשבבים (ITRS), שפורסמה לראשונה ב-1965. במאי בשנה שעברה ה-IEEE לקח על עצמו את הפעילות הזאת ואז שמה שונה ל-IRDS והיא הורחבה כדי לכלול סוגים חדשים של טכנולוגיות ברמת המערכת.

ה-IEEE מצפה לפרסם את הגרסה הפורמלית הראשונה של IRDS באירוע בנובמבר בוושינגטון הבירה. הסקירות הטכניות החדשות הן שלב ביניים לקראת העדכון.

ברבות מהסקירות הטכניות נמשכת העבודה המסורתית של ITRS שבוחנת תחומים כמו הקטנות גודל ב-CMOS, התקנים מתפתחים ותפוקות. בקומץ של הסקירות מניחים יסודות בתחומים חדשים כמו חיבורים בין מערכות וסוגים חדשים של מחשבים כמו מערכות נוירו מורפיות וקוונטום.

מכל הסקירות הטכניות, המאמר שנקרא "יותר מור" (More Moore) הוא הכי מפורט. הוא מספק שפע של מידע על מימדים וחומרים צפויים של התקני לוגיקה וזיכרון וגם על הרכיבים החשובים שלהם כגון חיבורים.

לדוגמה, הסקירה הטכנית חוזה שב-FinFETs "ההקטנה תוכל להימשך עד 2021 ביישומים לוגיים עתירי ביצועים ... [אולם] אחרי 2019 יתחיל מעבר לטרנזיסטורי GAA ואולי יהיה צורך במעבר להתקני ננו-תילים אנכיים כשלא יישאר מקום להקטנת אורך השערים בגלל המגבלות של הקטנת רוחב הסנפיר".

הסקירה הטכנית כוללת תחזיות מדויקות לגבי הכנסת חומרים עם ניעות גבוהה כגון גרמניום כדי "להגדיל את הזרם המניע בסדר גודל".

יש גם תחזית שלפיה "אחרי 2019 הקטנת הטפילות תהפוך למכשול העיקרי, בגלל הידוק כללי התכנון, והטפילות תהיה יותר דומיננטית בביצועים של נתיבים קריטיים" כשיצרני השבבים יעברו לטרנזיסטורי GAA אופקיים ואחר כך אנכיים.

ערימות שבבים ומגוון של התקנים מתפתחים מבטיחים הגדלת ביצועים והפחתת עלויות ברכיבים אחרי החיים של CMOS. "יש צורך להשתמש בנתיבי שילוב תלת מימדיים כגון ערימות ותלת מימדי מונוליטי (או שילוב סדרתי) כדי לשמור על הרווחים בביצועי המערכת וההספק תוך שמירה על היתרונות בעלויות", נאמר שם.
"כצוות, אנחנו מניחים את הבסיס לזיהוי אתגרים והמלצות על פתרונות אפשריים למגבלות הנוכחיות בענף שמוגדרות על ידי חוק מור", אמר פאולו א. גרגיני, עמית IEEE ויו"ר IRDS בהודעה לעיתונות.

עוד בתחום שבבים Warning: Creating default object from empty value in /home/chiporta/public_html/modules/mod_filterednews/helper.php on line 247 Warning: Creating default object from empty value in /home/chiporta/public_html/modules/mod_filterednews/helper.php on line 247 כתבות נוספות בתחום שבבים כתבה ריקה 1 כותרת ביניים * כותרת ביניים קרא עוד שבבים כתבה ריקה 2 כותרת ביניים * כותרת ביניים קרא עוד

תגובות (0)

הצג או הסתר תגובות

כתוב תגובה

מייל שם אתר		כותרת תגובה יותר קטן | יותר גדול
		קבלת עדכונים בדואר אלקטרוני - למשתמשים רשומים בלבד קראתי והנני מסכים ל תנאי השימוש באתר העתק תווים מוצגים הוסף תגובה